本文摘要:图(1)是一个规范化的实体模型用于推算出来FPGA的。我们可以显出,Fmax不会受到Tsu,Tco,Tlogic和Troute四个主要参数危害。而LutLevels(人组逻辑的层级)将立即危害Tlogic和Troute的尺寸。

层级

大家的设计务必多大空间的处理芯片?大家的设计能跑完多慢?它是经常并发症技术工程师的2个难题。针对前一个难题,大家有可能还能再作以一个比较大的处理芯片搭建原形,待原形顺利完成再作配搭尺寸合适的处理芯片搭建。针对后面一种,大家务必一个比较精确的预计,大家的设计能跑完50M,100M還是133M?  最先使我们再作来想起Fmax是如何计算出去的。

图(1)是一个规范化的实体模型用于推算出来FPGA的。我们可以显出,Fmax不会受到Tsu,Tco,Tlogic和Troute四个主要参数危害。(因为用以FPGA全局性数字时钟,数字时钟的摇晃在这儿不充分考虑)。

  数字时钟周期T=Tco Tlogic Troute Tsu  时钟频率Fmax=1/Tmax  在其中:  Tco:D触发器的键入延时  Tlogic:人组逻辑延时  Troute:布线延时  Tsu:D触发器的建立時间    图(1)时钟周期的推算出来实体模型  由图(1)能够显出,在危害Fmax的四个主要参数中,因为对于某一个元器件Tsu和Tco是同样的,因而我们在设计中务必充分考虑的主要参数仅有2个Tlogic和Troute.根据不错的设计及其一些如Pipeline的方法,我们可以把Tlogic和Troute操控在一定的范畴内。超出大家所回绝的Fmax.  工作经验强调一个不错的设计,一般来说能够将人组逻辑的层级操控在4层之内,即(LutLevels《=4)。而LutLevels(人组逻辑的层级)将立即危害Tlogic和Troute的尺寸。

人组逻辑的层级多,则Tlogic和Troute的延时就大,相反,人组逻辑的层级较少,则Tlogic和Troute的延时就小。  使我们转过头来想起Xilinx和Altera的FPGA是怎样包括的。是由LogicCell(Xilinx)或LogicElement(Altera)这一种基础构造和相接每个LogicCell或LogicElement的联线資源包括。不论是LogicCell還是LogicElement,逃避其分别的特性,取于其关联性为一个4輸出的查看表和一个D触发器。

如图所示(2)下图。而一切简易的逻辑全是从而基础模块添充而出。

图(3)。上一个D触发器的键入到下一个D触发器的輸出所历经的LUT的数量便是人组逻辑的层级(LutLevels)。因而,电源电路中作为搭建人组逻辑的延时便是全部Tlut的总数。

在这儿取于LutLevels=4。故Tlogic=4*Tlut。    图(2)FPGA基础逻辑模块    图(3)简易人组逻辑的搭建  解决困难的Tlogic之后,大家来想起Troute怎样来推算出来。因为Xilinx和Altera在布线資源的设计上并不一样,而且Xilinx没得到布线延时的实体模型,因而更为无法剖析,但是好在业界对布线延时与逻辑延时的统计数据分析表明,逻辑延时与布线延时的比率大概为1:1到1:2.因为大家所配搭的处理芯片很多的早就转到0.18um和0.13um深亚微米的加工工艺,因而大家所取逻辑延时与布线延时的比率为1:2.。

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